verilog rtl代码经过综合后生成： a.门级网表b.二进制指令序列c.行为及代码d.pcb正确答案：门级网表
modelsim是那种eda工具： a.综合器b.下载器c.仿真器d.适配器正确答案：仿真器
module cnt32(input clk,（）output reg[31:0] q);always @(posedge clk)q = q 1'b1;endmodule上述hdl程序是用什么语言写的？
浏览：105module cnt32(input clk,（）output reg[31:0] q);always @(posedge clk)q = q 1'b1;endmodule上述hdl程序是用什么语言写的？ a.c b.javac.verilogd.vhdl正确答案：verilog
用逻辑门描述一个全加器，是属于那个设计层次： a.晶体管级b.物理级c.门级d.系统级正确答案：门级
module tribus4(in3,in2,in1,in0,ena,dout); input[3:0] in3,in2,in1,in0 ; input[1:0] ena; output[3:0] dout; reg[3:0]dout; always @(ena, in0)if(ena==2'b00)dout=in0;（）else dout=4'hz; always @(ena, in1)if(ena==2'b01)dout=in1;（）else dout=4'hz; always @(ena, in2)if(ena==2'b10)dout=in2;（） …
module fdiv0(input clk, rst,input [3:0] d, output pm, output [3:0] dout);reg [3:0] q1; reg full;wire ld;always@(posedge clk or negedge rst)if(!rst)begin q1=0; full=0; end else if(ld)begin q1=d; full=1; end else begin q1=q1 1; full=0; endassign ld=(q1==4'b1111); assign pm=full; as …