在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量
a.正确b.错误正确答案：错误
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不完整的条件语句的描述，是verilog描述时序电路的途径之一。
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y1 = a^d;y2 = ；6 a e | c;这两句语句的执行过程是，在第一条语句“y1 = a^d;”被执行后，要延时6个时间单位才能执行第二条语句。
y1 = a^d;y2 = ；6 a e | c;这两句语句的执行过程是，在第一条语句“y1 = a^d;”被执行后，要延时6个时间单位才能执行第二条语句。 a.正确b.错误正确答案：错误
对于阻塞式赋值，执行过程分为（1）计算出“驱动表达式”的值；（2）向目标变量进行赋值操作；（3）完成赋值，这三个步骤不是一步完成的。
对于阻塞式赋值，执行过程分为（1）计算出“驱动表达式”的值；（2）向目标变量进行赋值操作；（3）完成赋值，这三个步骤不是一步完成的。 a.正确b.错误正确答案：错误