下列哪些是verilog中的循环语句关键词：
a.forb.parameterc.whiled.repeat正确答案：for；while；repeat
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不完整的条件语句的描述，是verilog描述时序电路的途径之一。
不完整的条件语句的描述，是verilog描述时序电路的途径之一。 a.正确b.错误正确答案：正确
y1 = a^d;y2 = ；6 a e | c;这两句语句的执行过程是，在第一条语句“y1 = a^d;”被执行后，要延时6个时间单位才能执行第二条语句。
y1 = a^d;y2 = ；6 a e | c;这两句语句的执行过程是，在第一条语句“y1 = a^d;”被执行后，要延时6个时间单位才能执行第二条语句。 a.正确b.错误正确答案：错误
module andd(a,b,q); output q; input a,b; reg q; always @(a,b)if(a==0)begin if(b==0)q=0; end else q=1;endmodule其中，else q=1;与哪句语句对应：
module andd(a,b,q); output q; input a,b; reg q; always @(a,b)if(a==0)begin if(b==0)q=0; end else q=1;endmodule其中，else q=1;与哪句语句对应： a.always @(a,b)b.if(a==0)c.if(b==0)q=0;d.endmodule正确答案：if(a==0)
module andd(a,b,q); output q ; input a,b; reg q; always @(a,b)if(a==0)if(b==0)q=0; else q=1;endmodule其中，else q=1;与哪句语句对应：
module andd(a,b,q); output q ; input a,b; reg q; always @(a,b)if(a==0)if(b==0)q=0; else q=1;endmodule其中，else q=1;与哪句语句对应： a.always @(a,b)b.if(a==0)c.if(b==0)q=0;d.endmodule正确答案：if(b==0)q=0;
beginy1 = ；5 a^b;y2 = ；4 a|b;y3 = ；8 ab;end以上语句共耗时多少个时间单位：
beginy1 = ；5 a^b;y2 = ；4 a|b;y3 = ；8 ab;end以上语句共耗时多少个时间单位： a.5b.4c.17d.8正确答案：8